WWW.DISSERS.RU

БЕСПЛАТНАЯ ЭЛЕКТРОННАЯ БИБЛИОТЕКА

   Добро пожаловать!


Pages:     | 1 |   ...   | 6 | 7 || 9 | 10 |   ...   | 11 |

Тогда при подаче сигналов J = l и С = 1 на выходе элемента И-HE (U1) (рис. 4.11) установится уровень логического 0, который запишет 1 в триггер ТМ, а после окончания действия синхронизирующего сигнала (С = 0) состояние триггера TМ уровнем логического 0 с выхода элемента И-НЕ (U6) передается в триггер Тs, т.е. JK-триггер переключается в состояние 1 (Q = l, Q = 0).

Если теперь на JK-триггер подать сигналы K = 1 и С = 1, то с выхода элемента И-HE (U2) логический уровень 0 установит триггер TМ в состояние 0, а после окончания действия синхронизирующего сигнала (С = 0) – состояние триггера TМ уровнем логического 0 с выхода элемента И-НЕ (U7) будет передано в триггер Тs, т.е. JK-триггер переключается в состояние 0 (Q = 0, Q = l).

Таким образом сочетания сигналов J = l, K = 0 и J = 0, К = 1 дают возможность сигналом C = 1 переключать JK-триггер в состояние 1 и 0. Нетрудно убедиться в том, что при J = К = 1 и С=1 JK-триггер изменяет свое состояние на противоположное. Следовательно, при подаче на вход С серии синхронизирующих сигналов (J = K = 1) JK-триггер работает в счетном режиме.

На базе синхронного JK-триггера можно реализовать асинхронный (рис. 4.12, а) и синхронный (рис.

4.12, в) T-триггер, D-триггер (рис. 4.12, б) и синхронный RS-триггер (рис. 4.12, г). Переключения JKтриггера, представленного в MC, показаны в табл. 4.7.

При проектировании сложных логических схем необходимы триггеры различных типов. Поэтому выгоднее изготовить универсальный тип триггера, который можно использовать в разных режимах работы и модификациях. В интегральной схемотехнике наибольшее распространение получили синхронные D- и JK-триггеры.

4.7 Таблица истинности моделей JK-триггеров Входы Выходы J K CLK PREBAR CLRBAR Q QBAR 1 0 0 0 1 1 0 0 1 0 1 1 Q' QB' 1 1 1 Q' QB' 0 0 FE 1 1 Q' QB' 0 1 FE 1 1 0 1 0 FE 1 1 1 1 1 FE 1 1 QB' Q' Q', QB' – предыдущее состояние; – безразличное состояние; FE – управление спадом синхросигнала б) Рис. 4.12 Варианты a) применения JK-триггера:

а – асинхронный T-триггер;

б – D-триггер; в – синхронный T-триггер; г – синхронный RS-триггер г) в) В цифровых системах широко используют JK-триггеры с групповыми J и K, и дополнительными асинхронными R и S входами. Каждая группа входов объединена конъюнкцией (рис. 4.13), что позволяет расширить логические возможности триггера.

Рис. 4.13 Условное графическое обозначение универсального JK-триггера 74LS72 и его аналога К555ТВ4.1.5 T-триггер Триггер этого типа имеет только один информационный вход Т, называемый счетным входом, и меняет свое состояние на противоположное после прихода на счетный вход Т каждого управляющего (счетного) сигнала.

В соответствии с таблицей переходов (табл. 4.8) Т-триггера закон его функционирования описывается характеристическим уравнением Q(t+1) = TtQt TtQt, (4.9) 4.8 Закон функционирования Т-триггера из которого следует, что при Tt = 0, Q (t+1)= Qt, т.е. триггер сохраняет свое соQt Tt Q(t+1) стояние, а при Tt = 1, Q (t+1) = Qt (он изменяет свое состояние на противополож0 0 ное).

0 1 1 0 1 1 Как видно из табл. 4.8, Т-триггер реализует операцию сложения по модулю, 2, что и обусловило название Т-триггера счетным триггером, а вход Т – счетным входом. Сигнал на его выходе Q появляется в два раза реже, чем на входе Т, т.е. Т-триггер может использоваться как делитель частоты.

Асинхронный Т-триггер может быть построен на базе двухступенчатого синхронного RS-триггера с дополнительными связями: выход триггера Q соединяется с информационным входом R, a Q – информационным входом S (рис. 4.8, б). Информационным входом Т является синхронизирующий вход С.

Рассмотрим работу Т-триггера. Предварительно, сигналом Reset низкого уровня через асинхронный вход R, обе ступени триггера устанавливаются в нулевое состояние. Далее, при Т = 0 происходит постоянное копирование состояния триггера M триггером S, так как элемент И-НЕ (U9) выдает уровень логической 1 на входы элементов И-HE (U5) и И-НЕ (U6). Если Т-триггер находится в состоянии 0 (Q = 0, Q = 1), то тогда на входах R и S будут действовать уровни логического 0 и 1 соответственно (рис. 4.14).

При поступлении на вход Т первого счетного сигнала (T = 1) в триггер М запишется 1 уровнем логического 0 с выхода элемента И-HE (U1).

а) б) в) Рис. 4.14 Двухступенчатый асинхронный Т-триггер:

а – функциональная схема; б – условное графическое обозначение;

в – временная диаграмма работы Состояние триггера Slave при этом не изменится, так как уровень логического 0 с выхода элемента ИНЕ (U9) будет блокировать его состояние. После окончания действия счетного сигнала на входе Т (Т = 0) триггер Slave установится в состояние 1 уровнем логического 0 с выхода элемента И-НЕ (U5) и произойдет изменение потенциалов на выходах Т-триггера (Q = l, Q = 0), а также на R и S входах триггера М.

При поступлении на вход Т второго счетного сигнала (Т = 1) в триггер М запишется 0 уровнем логического 0 с выхода элемента И-НЕ (U2), а после окончания действия второго счетного сигнала на входе Т (Т = 0) в триггер S запишется 0 уровнем логического 0 с выхода элемента И-НЕ (U6). На выходах T-триггера произойдет изменение потенциалов (Q = 0, Q = l). а также на R и S входах триггера Мaster.

Таким образом, каждый счетный сигнал на входе Т переводит триггер М в противоположное состояние триггера S, а после окончания действия сигнала на входе Т, триггер S переключается в состояние, определяемое триггером M.

Q Как видно из временной диаграммы (рис. 4.14, в), частота сигналов, снимаемых с выходов Qs и триггера (рис. 4.14, а), в два раза меньше частоты входных сигналов Т.



Синхронный Т-триггер (рис. 4.15, а) используется в случае необходимости представлять потенциалом последовательность 1 на входе Т-триггера. С помощью двухступенчатого синхронного RS-триггера и входной логики на вентилях ИНЕ реализуется характеристическое уравнение (4.9) Т-триггера.

а) б) в) Рис. 4.15 Синхронный T-триггер:

а – функциональная схема; б – условное графическое обозначение;

в – временная диаграмма работы Пусть Т-триггер находится в состоянии 0 (Q = 0, Q = 1). При Т = 0 наличие синхронизирующего сигнала на входе С (С = 1) не сможет вызвать переключение Т-триггера, так как входы R и S двухступенчатого синхронного RS-триггера заблокированы уровнем логического 0 от выходов вентилей И (U1) и И (U2) (рис. 4.14, б). При наличии на входе Т сигнала высокого уровня (Т = 1) каждый синхронизирующий сигнал на входе С (С = 1) будет вызывать переключение триггера из одного состояния в другое, причем смена состояния, как всегда в двухступенчатых синхронных RS-триггерах, происходит после окончания действия синхронизирующего сигнала на входе С (С = 0).

4.2 РЕГИСТРЫ В составе любого микропроцессора, микропроцессорного комплекта или чипсета содержатся регистры, которые являются основными узлами, с помощью которых производится переработка информации, представленной в виде машинных слов.

Регистры – это устройства цифровых систем, выполняющие функции приема, хранения и передачи информации в виде машинных слов. Кроме того, с помощью регистров можно выполнять некоторые логические преобразования над машинными словами.

Регистры представляют собой полные цифровые автоматы, выполненные на триггерах того или иного типа со схемами управления входными и выходными сигналами.

С помощью регистра можно выполнить следующие операции:

• установка всех разрядов в 0;

• установка всех разрядов в 1;

• прием и хранение в регистре кода n-разрядного числа;

• сдвиг хранимого двоичного кода вправо и влево на заданное число разрядов;

• преобразование параллельного кода в последовательный и, наоборот, – при приеме и выдаче информации;

• поразрядные логические операции;

По способу представления информации различают параллельные и последовательные регистры.

4.2.1 Параллельные регистры Параллельные регистры или регистры памяти применяются для ввода, хранения и вывода двоичной информации в параллельном коде. Они могут быть образованы из асинхронных и синхронных, одноступенчатых и двухступенчатых триггеров.

Однофазный параллельный регистр (рис. 4.16) построен на одноступенчатых асинхронных RSтриггерах. Так как на кодовые шины слова (КШС) параллельного регистра подается двоичное слово D1D2D3D4 в прямом коде (однофазный код), то КШС с помощью элементов И-НЕ (U7 – U10) подключены к инверсным асинхронным входам S установки в 1 триггеров регистра. Прием двоичного слова D1D2D3D4 в регистр осуществляется в два такта. По первому такту сигналом CLR на асинхронном входе R, регистр устанавливается в состояние "0000". По второму такту сигналом прием слова (WR) в регистр записывается параллельный код двоичного слова D1D2D3D4. При этом в соответствии с обратным кодом двоичного слова D1D2D3D4 каждый из триггеров X1–X4 регистра будет либо переключен в состояние 1, либо останется в состоянии 0 (см. временную диаграмму на рис. 4.16, б).

Рис. 4.16 Однофазный параллельный регистр и временная диаграмма его работы Записанный в регистр код двоичного слова может храниться до тех пор, пока регистр не будет установлен сигналом CLR в состояние "0000".

Сигнал WR обычно импульсный, так как кратковременное подключение регистра к КШС уменьшает вероятность занесения в регистр ошибочной информации.

Записанный в регистр код двоичного слова может храниться до тех пор, пока регистр не будет установлен сигналом CLR в состояние "0000".

Сигнал WR обычно импульсный, так как кратковременное подключение регистра к КШС уменьшает вероятность занесения в регистр ошибочной информации.

Таким образом, при записи двоичного слова в регистр в худшем случае каждый его триггер будет переключаться дважды: один раз при установке регистра в нулевое состояние сигналом CLR и второй раз при приеме 1 в данный триггер по сигналу WR.

Быстродействие регистра – время записи в регистр Трг зап двоичной информации определяется минимально допустимым временем между поступлениями очередных кодов на входах регистра: Трг. зап = 2tT+ tИ, где tT – время задержки сигнала триггером; tИ – время задержки сигнала на элементе И.

Прямой и обратный код двоичного слова снимается соответственно с выходов Q1Q2Q3Q4 или Q1Q2Q3Q4.

4.2.2 Парафазный параллельный регистр Парафазный параллельный регистр (рис. 4.17) построен на одноступенчатых синхронных RSтриггерах. При наличии на кодовых шинах слова (КШС) парафазного кода на одном из входов каждого триггера регистра обязательно присутствует 1, которая по сигналу WR1 и установит триггер в требуемое состояние независимо от той информации, которая в нем хранилась.

а) б) Рис. 4.17 Парафазный параллельный регистр:

а – функциональная схема; б – условное графическое обозначение Использование парафазного кода позволяет ускорить запись в регистр Трг. зап информации за счет исключения такта предварительной установки регистра в нулевое состояние: TРг. зап = tИ Рис. 4.18 Схема передачи слова из одного параллельного регистра в другой При выполнении арифметических и логических операций над двоичными словами возникает необходимость в их передаче с одного регистра на другой. Это действие называют операцией передачи слова. На рис. 4.18 приведена функциональная схема передачи двоичного слова из одного параллельного регистра в другой. Двоичное слово, представленное в парафазном коде, записывается в регистр Ргуправляющим сигналом WR1 (прием в регистр Рг1); сигналом WR2 (прием в регистр Рг2) двоичное слово передается из Рг1 в Рг2, при этом состояние Рг1 не изменяется.





Сдвигающие регистры обеспечивают запись и считывание при последовательном обмене информацией с жесткими и гибкими дисками, СD, осуществляют связь между устройствами через порты последовательного обмена, такие как COM, USB, модем, монитор и др.

4.2.3 Сдвигающие регистры Сдвигающие, или последовательные, регистры – это регистры выполняющие сдвиг двоичной информации вправо или влево, в зависимости от управляющих сигналов.

Сдвиг вправо заключается в том, что значение, хранящееся в i-ом разряде, переходит в (i+1)-й разряд; из (i+1)-ого в (i+2)-ой и т.д. Из закона функционирования сдвигающего регистра следует, что в каждом разряде регистра одновременно с хранением цифры, имевшейся до сдвига и предназначенной для передачи в следующий разряд, необходимо предусматривать возможность приема новой цифры из предыдущего разряда. Эти условия выполняются при построении сдвигающих регистров на двухступенчатых синхронных триггерах, работающих в режиме D, или D-триггерах с динамическим входом синхронизации.

При построении сложных логических схем используются регистры, которые могут выполнять сдвиг кода как вправо, так и влево. Такие регистры называются реверсивными.

Сдвигающие регистры, в которых ввод и вывод двоичного слова производится в последовательном коде, называют последовательными регистрами.

На рис. 4.19, а сдвигающий (последовательный) регистр построен на D-триггерах с динамическим синхронизирующим входом, которые соединены последовательно таким образом, что сигнал (Qi) с выхода триггера старшего разряда регистра поступает на информационный вход Di–1 триггера последующего младшего разряда регистра. Все триггеры управляются a) б) Рис. 4.19 Сдвигающий регистр на D-триггерах:

а – функциональная схема; б – временная диаграмма работы общим входом синхронизации. Такое соединение D-триггеров обеспечивает сдвиг в регистре информации вправо, если управление сдвигом осуществлять синхронизирующими сигналами, называемыми управляющими сигналами сдвига вправо – CLK. Установка регистра в состояние "0000" производится управляющим сигналом CLR.

Информационный вход D используют для подачи двоичного слова последовательно разряд за разрядом (первым в регистр записывается старший разряд).

Запись в регистр последовательного двоичного кода, например D1D2D3D4=1101, производится через информационный вход D следующим образом.

Пусть регистр находится в состоянии "0000". Тогда при D = D0 = l первый сигнал сдвига CLK установит триггер X3 в состояние 1, остальные X2, X1 и X0 не изменят своего состояния, т.е. в регистре установится двоичный код "1000" (рис. 4.5, б). При D = X1 = 0 второй сигнал сдвига CLK установит X3 в состояние 0, а его информационное состояние Х0 = 1 будет передано в X2; X1 и X0 не изменят своих состояний, т.е. в регистре установится двоичный код "0100" (рис. 4.20, б).

При D = D2 = 1 третий сигнал сдвига CLK установит X3 в состояние 1, а его информационное состояние X1= 0 будет передано триггеру X2; с X2 информационное состояние D0 = 1 в X1; X0 не изменит своего состояния, т.е. в регистре установится двоичный код "1010".

При D = D3 = 1 четвертый сигнал сдвига CLK не изменит состояния триггера X3, содержимое X3 передается триггеру X2, и т.д., т.е. в регистре установится код двоичного слова "1101".

Последовательный двоичный код D3D2D1D0 = 1101 из регистра может быть выдан сигналами сдвига CLK в виде высокого (логической 1) и низкого (логического 0) уровней на выходе регистра (рис.

4.19, б).

Как видно из временной диаграммы работы регистра, при считывании информация в регистре теряется. Если организовать обратную связь путем замыкания выхода Q4 с входом D, то при считывании организуется цепь связи младшего разряда регистра со старшим и тогда одновременно будет происходить его перезапись. Такие регистры принято называть кольцевыми регистрами.

Двоичный код, хранимый в регистре (рис. 4.19, а), может быть снят в виде параллельного кода с выходов Q (прямой код) или Q (обратный код) всех триггеров регистра.

Сдвигающие регистры с цепями приема двоичной информации в последовательном коде и выдачи – в параллельном коде называют последовательно-параллельными регистрами, а также преобразователями последовательного двоичного кода в параллельный двоичный код.

Сдвигающие регистры с цепями приема двоичной информации в параллельном коде и выдачи – в последовательном коде называют параллельно-последовательными регистрами или преобразователями параллельного двоичного кода в последовательный двоичный код.

В качестве примера на рис. 4.20 приведена функциональная схема трехразрядного параллельнопоследовательного регистра на синхронных двухступенчатых JK-триггерах.

Рис. 4.20 Параллельно-последовательный регистр на JK-триггерах Параллельный двоичный код D1D2D3 преобразуется в последовательный следующим образом. По сигналу WR параллельный двоичный код D1D2D3 с U7 – U8 проходит через логические схемы И (схему управления U1 – U6) и поступает в парафазном коде на входы сдвигающего регистра (Рг) выполненного на триггерах X1 – X3; в Рг записывается двоичный код D1D2D3.

Pages:     | 1 |   ...   | 6 | 7 || 9 | 10 |   ...   | 11 |










© 2011 www.dissers.ru - «Бесплатная электронная библиотека»

Материалы этого сайта размещены для ознакомления, все права принадлежат их авторам.
Если Вы не согласны с тем, что Ваш материал размещён на этом сайте, пожалуйста, напишите нам, мы в течении 1-2 рабочих дней удалим его.