WWW.DISSERS.RU

БЕСПЛАТНАЯ ЭЛЕКТРОННАЯ БИБЛИОТЕКА

   Добро пожаловать!


Pages:     | 1 |   ...   | 4 | 5 || 7 | 8 |   ...   | 11 |

1) при записи отрицательных чисел обратным кодом можно инвертировать вычитаемое и прибавить его к уменьшаемому. Если при сложении отрицательных чисел в знаковом разряде возникает перенос, то бит переноса необходимо прибавить к младшему разряду результата сложения;

2) при записи отрицательных чисел в дополнительном коде необходимо постоянно прибавлять 1 к младшему разряду суммы.

Правила сложения: сложение двоичных чисел производится поразрядно от младшего разряда к старшему; в младшем разряде вычисляется сумма младших разрядов слагаемых А и В. Эта сумма может быть записана либо в виде одноразрядного числа S, либо двухразрядного числа SС, где S – сумма; С – перенос; во всех последующих разрядах сумма вычисляется путем сложения разрядов слагаемых А и В и переноса С. Сумма может записана либо в виде одноразрядного числа S или двухразрядного числа SС.

3.4 Таблица Простейшим двоичным суммирующим элементом является четвертьсумматор.

истинности Такое название этот элемент получил из-за того, что он имеет в два раза меньше вы"ИСКЛ.ИЛИ" ходов и в два раза меньше строк в таблице истинности по сравнению с полным двоичA B S ным одноразрядным сумматором. Это устройство нам известно как элемент "сложе0 0 ние по модулю 2", "исключающее ИЛИ", "неэквивалентность". Схема (рис. 3.7, а) 0 1 1 0 имеет два входа А и B для двух слагаемых и один выход S для суммы. Ее работу отра1 1 жает таблица истинности (табл. 3.4), а соответствующее уравнение имеет вид S = A B A B = A B. (3.14) а) б) в) Рис. 3.7 Условные графические обозначения четвертьсумматора Реализуем четвертьсумматор в базисах И-НЕ, ИЛИ-НЕ и с использованием только одного инвертора, для чего преобразуем уравнение (3.14):

С целью снижения громоздкости и увеличения наглядности, условно заменим знаки операций логических соотношений знаками арифметических операций, где произведение соответствует конъюнкции, а сложение – дизъюнкции.

S = AB + AB = AA + AB + BB + AB = A(A + B ) + B(A + B ) = (3.15) = AAB + B AB = AAB B AB ;

S = AB + AB = AA + AB + BB + AB = A(A + B ) + B(A + B ) = (3.16) = A + A + B = B + A + B;

S = AB + AB = AA + AB + BB + AB = A(A + B ) + B(A + B ) = (3.17) = (A + B )(A + B ) = (A + B )AB ;

На рис. 3.8 приведены схемы, реализующие уравнения (3.15) – (3.17).

а) б) в) Рис. 3.8 Варианты четвертьсумматоров в базисах И-НЕ, ИЛИ-НЕ, ИЛИ Полусумматорами называются устройства с двумя входами и двумя выходами, на которых выра3.6 Таблица истинности батываются сигналы суммы двух одноразрядных двоичных чисел и пеполного сумматора реноса.

Сi-1 Аi Вi Si Сi+Для синтеза полусумматора воспользуемся таблицей сложения дво0 0 0 0 ичных чисел, на основании которой построим таблицу истинности (табл.

0 0 1 1 3.5).

0 1 0 1 На основании таблицы истинности, выписав сумму минтермов, по0 1 1 0 строим переключательные функции в СДНФ для результата сложения S 1 0 0 1 и переноса Сi+1 и минимизируем их.

1 0 1 0 Si = BiAi + Bi Ai = Bi Ai;

1 1 0 0 (3.18) Ci+1 = BiAi.

1 1 1 1 3.5 Таблица истинности полусумматора Bi Ai Si Сi+0 0 0 0 1 1 1 0 1 1 1 0 а) б) в) Рис. 3.9: а – полусумматор на вентилях в базисе И, ИЛИ, НЕ; б – использующий вентиль "Исключающее ИЛИ" и вентиль И; в – временная диаграмма работы полусумматора Полусумматор реализует лишь часть задачи суммирования, так как не учитывает еще одной входной величины – переноса из соседнего младшего разряда в данных. По этой причине он осуществляет сложение только в разряде единиц многоразрядного двоичного слова. На рис. 3.9, а показана реализация характеристического уравнения (3.18), а на рис. 3.9, б используются вентили, реализующие бинарную функцию "Исключающее ИЛИ" и вентиль "И". На рис. 3.9, в представлена временная диаграмма работы полусумматора.

Одноразрядный двоичный сумматор, его еще называют полным сумматором, состоит из двух комбинационных схем: одна формирует результат сложения Sumi, вторая – бит переноса СYi. (см. рис.

3.10).

Одноразрядные полные сумматоры имеют три входа, которые обеспечивают сложение разрядов слагаемых и разряд переноса из предыдущего разряда по правилу Ci–1+Ai.+ Bi (см. табл. 3.6).

Для полного сумматора минимизированные переключательные функции для Si и Ci+1 будут иметь вид:

S = Ci-1 Ai Bi + Ci-1 Ai Bi + Ci-1 Ai Bi + Ci-1 Ai Bi = i = Ci-1 (Ai Bi + Ai Bi ) + Ci-1 (Ai Bi + Ai Bi ) = (3.19) = Ci-1 (Ai Bi ) + Ci-1 (Ai Bi ) = Ci-1 (Ai Bi );

Сi+1 = Ci-1 Bi Ai + Ci-1 Bi Ai + Ci-1 Bi Ai + Ci-1 Bi Ai = = Ci-1 (Bi Ai + Bi Ai ) + Bi Ai = Ci-1 (Ai Bi ) + Bi Ai Используя уравнения (3.19), построим полный сумматор в MC5 (см. рис. 3.10).

а) б) Рис. 3.10 Схема полного сумматора (а) и временная диаграмма (б) Для выполнения операции сложения над многоразрядными словами одноразрядные сумматоры объединяют в группы, где каждый одноразрядный сумматор суммирует одноименные разряды слагаемых.

В зависимости от характера ввода-вывода кодов и организации переносов комбинационные многоразрядные сумматоры бывают с последовательным переносом и параллельным (ускоренным) переносом.

В сумматоре с последовательным переносом сложение кодов осуществляется поразрядно начиная с младшего разряда с помощью комбинационного сумматора на три входа. Образующийся в данном разряде перенос Cj+1 задерживается на время tзд и поступает на вход Cj сумматора в момент поступления следующего разряда слагаемых. Таким образом, последовательно разряд за разрядом производится сложение кодов чисел. Достоинством последовательного сумматора является простота аппаратурной реализации, а недостатком – большое время суммирования (см. рис. 3.11).



Рис. 3.11 Схема трехразрядного сумматора с последовательным переносом и временная диаграмма, работы трехразрядного сумматора с последовательным переносом В сумматоре с параллельным (ускоренным) переносом достигается более высокое быстродействие. Параллельная схема каскадирования использует параллельный групповой или ускоренный перенос, причем схема сумматора значительно усложняется по сравнению с сумматором с последовательным переносом.

Суммируемые коды поступают на входы сумматора одновременно по всем разрядам. Значение окончательного переноса формируется специальной схемой, называемой схемой ускоренного переноса.

С целью повышения быстродействия сумматоры в интегральном исполнении изготавливают с малой разрядностью обрабатываемых слов, чаще всего, четырехразрядными.

a) б) Рис. 3.12 а, б – схема и временные диаграммы восьмиразрядного параллельного сумматора Схему ускоренного переноса четырехразрядного сумматора можно синтезировать на основе комбинационной таблицы, в которой в качестве переменных выступают слагаемые и бит переноса. Следовательно, такая таблица должна содержать 29 = 512 строк (4 разряда первое слагаемое + 4 разряда второе слагаемое +1 разряд переноса). В качестве функции выступает бит ускоренного переноса. Составив такую таблицу и получив СДНФ, которую необходимо минимизировать, можно приступить к составлению принципиальной схемы. Читателю предоставляется уникальная возможность самостоятельно спроектировать схему ускоренного переноса. Результат можно сравнить, например, со схемой сумматора, на МС К555ИМ3 (7483), которая снабжена схемой ускоренного переноса.

В параллельном сумматоре обычно применяются различные способы ускорения переноса (параллельный перенос, групповой и т.п.) Схема каскадирования сумматоров 74283 с целью получения параллельного восьмиразрядного сумматора с последовательным переносом и диаграмма его работы приведена на рис. 3.12, а, б).

Вычитатели (subtractor) и компараторы (comparator) – комбинационные устройства, осуществляющее вычитание и сравнение двоичных чисел (A – B = 0, A = B; A – B > 0, A > B; A – B < 0 A < B) (табл. 3.и рис. 3.13).

3.7 Таблица истинности вычитателя:

A C D Br Логические уравнения полувычитателя:

0 0 0 D = A С A С = A C ; Br = A C, 0 1 1 где А – уменьшаемое; С – вычитае1 0 1 мое; D – разность (от английского 1 1 0 Difference – разность); Вr – заем (от английского Borrow – заем).

Рис. 3.13 Полувычитатель и временная диаграмма его работы Закон функционирования полного вычитателя, выполняющего действие A-C-Brin, приведен в табл.

3.8.

Логические уравнения полного сумматора:

D = A C Brin A C Brin 3.8 Таблица истинности полного вычитателя A C Brin A C Brin;

для заема:

A C Brin D Brout 0 0 0 0 0 Brout = A C Brin A C Brin 0 0 1 1 A C Brin A C Brin.

0 1 0 1 Минимизация логического уравнения:

0 1 1 0 1 0 0 1 D = A C Brin A C Brin A C Brin A C Brin = 1 0 1 0 = Brin (A C A C ) Brin (A C A C ) = 1 1 0 0 = Brin (A C ) Brin (A C ) = Brin (A C) ;

1 1 1 1 Brout = A C Brin A C Brin A C Brin A C Brin = = A C (Brin Brin) Brin (A C A C ) = A C Brin (A C ).

Рис. 3.14 Структурная схема полного вычитателя с использованием двух полувычитателей На рис. 3.14 изображена структурная схема полного вычитателя с использованием двух полувычитателей, а на рис. 3.15 приведена схема и временной анализ работы полного вычитателя. На выходе вентиля U6 получается результат операции "эквивалентность" переменных А и С ( A C ).На выходе вентиля U7 осуществляется конъюнкция переменных Brin и A C. Brout является результатом дизъюнкции вентилем U9 переменных A C и результата вентиля U7.

Рис. 3.15 Схема и временные диаграммы работы полного вычитателя В двоичной арифметике вычитание можно заменить сложением, используя следующие приемы:

• при записи отрицательных чисел в обратном коде можно инвертировать вычитаемое и прибавить его к уменьшаемому. Если при сложении отрицательных чисел в старшем разряде возникает перенос, то бит переноса необходимо прибавить к младшему биту суммы.

• при записи отрицательных чисел в дополнительном коде необходимо постоянно прибавлять 1 к младшему разряду суммы.

Рассмотрим изложенное на примере вычитания двух десятичных чисел и их двоичным эквивалентом: 10 – 6 = 4; 1010 – 0110 (рис. 3.16).

Рис. 3.16 Вычитание двоичных чисел способом дополнения до 1 с циклическим переносом Исходя из приведенного примера, можно спроектировать параллельный универсальный сумматор/вычитатель. Функциональная схема и временной анализ универсального сумматора/вычитателя приведены на рис. 3.17. В схеме использован четырехразрядный сумматор 74283 и инверторы выполненные на базе четырех четвертьсумматоров (U11–U14), а также вентиль И, обеспечивающий циклический перенос из старшего разряда сумматора в старший, в режиме вычитания.

Рис. 3.17 Схема и диаграмма четырех битного универсального сумматора/вычитателя с представлением отрицательного числа дополнительным кодом 3.3.1 Арифметико-логическое устройство Арифметико-логическим устройством (АЛУ) называют операционный блок процессора, выполняющий арифметические и логические операции над входными операндами (числами). Основным устройством АЛУ является сумматор, предназначенный для сложения или вычитания двоичных чисел.

Кроме того, АЛУ выполняет и другие функции, например, инверсию, суммирование по модулю 2, константу 0 или 1, логические операции конъюнкции, дизъюнкции и др.





Микросхема АЛУ 74381 выполняет восемь элементарных функций, в зависимости от команды поданной на управляющие входы s0 s1 s2 с помощью генераторов команд (см. рис. 3.18).

Входные операнды (числа) А и В генерируются двоичным источником, а результирующая функция снимаются с выходов f0 f1 f2 f3. Например, на рис. 3.18, а, б) показано выполнение операции сложения без знака по команде s0=1 s1=1 s2=0.

Рис. 3.18 Схема и диаграмма четырехбитного АЛУ в режиме беззнакового суммирования Цифровые схемы сравнения формируют на выходе F=1 при равенстве подаваемых на вход двух двоичных чисел А (поразрядно записываем a и b) и В (c и d). Цифровая схема сравнения это цифровой аналог компаратора (см. рис. 3.19), являющегося одним из важнейших устройств импульсной техники.

На основе таблицы истинности для компаратора составим уравнения (для A>B, A

Логические уравнения:

A > B = a b c d + a b c d + d + a b c d + a b c d + a b c d + a b c d A < B = a b c d + a b c d + a b c d + a b c d + a b c d + a b c d (A = B ) = a b c d + a b c d + a b c d + a b c d.

3.7 Таблица истинности цифровой схемы сравнения A B A>B A

Рис. 3.20 Схемы и временные диаграммы компаратора Все рассмотренные в данной главе комбинационные устройства могут быть реализованы на матричной логике – программируемых логических матрицах (ПЛМ) или ПМЛ. При этом проектирование функционального назначения ИМС сводится к составлению булева выражения для каждого выхода многовыходного устройства. Например, проектирование четырехразрядного сумматора можно свести к двум последовательно соединенным матрицам – матрице "И" и матрице "ИЛИ", где матрица "И" выполняет роль дешифратора, а матрица "ИЛИ" роль шифратора. Входами матрицы И являются слова составленные из слагаемых и бита переноса. Количество выходов дешифратора составляет 512 (28+1). Каждый выход представляет собой унитарный код, который с помощью шифратора преобразуется в пятиразрядный код результата сложения. Из них один разряд – бит переноса. В таком сумматоре результат и бит переноса формируются одновременно, что положительно сказывается на быстродействии.

В современных микропроцессорах практически все функциональные узлы комбинационного типа проектируются на основе матричной логики.

4 ПОСЛЕДОВАТЕЛЬНОСТНАЯ СХЕМОТЕХНИКА Последовательностными логическими схемами называют полные цифровые автоматы, выходные сигналы которых зависят не только от состояния входных сигналов в текущий момент времени, но и от состояния схемы в предыдущий (предыдущие) моменты времени, т.е. от последовательности входных сигналов, следовательно, данные схемы обладают памятью.

Простейшими типами последовательностных схем являются триггеры.

4.1 ТРИГГЕРЫ Триггером (flip-flop) называют простейшую последовательностную логическую схему, имеющую два устойчивых состояния, обозначаемые как "1" и "0", и сохраняющую эти состояния сколь угодно долго.

Большинство триггеров имеют два выхода прямой Q и инверсный Q, т.е. Q = 1, Q = 0 или наоборот Q = 0, Q = 1. Состояние триггера определяют по значению выхода Q – нулевое, когда Q = 0 и единичное, если Q = 1.

Триггер изменяет свое состояние при некоторых сочетаниях входных сигналов (режим переключения) и сохраняет свое состояние при действии других сочетаний сигналов (режим хранения), т.е. обладает памятью. Существует большое количество триггеров разного типа, построенных на элементах ИНЕ, ИЛИ-НЕ, которые синтезируются как комбинационные логические схемы, а также триггеры в виде интегральной микросхемы. По способу функционирования различают триггеры: RS – триггеры с раздельной установкой; D – триггеры задержки; T – счетные триггеры; JK – универсальные триггеры.

Название триггеров определяются первыми буквами английских слов: set – установить, reset – сбросить, toggle – релаксатор, delay – задержка, jerk – резко включить, kill – резко выключить. По способу синхронизации триггеры разделяются на асинхронные и синхронные или тактируемые.

Micro-Cap предоставляет пользователю примитивы следующих видов триггеров RS, D, и JK.

Рассмотрим пример синтеза отмеченных выше триггеров и временные диаграммы прямого и инверсного выходов.

Учитывая, что состояние последовательностной схемы зависит не только от состояния входных сигналов, но и от состояния выходов схемы, в качестве входной переменной в таблице истинности необходимо использовать значение выхода наряду с входными сигналами R и S сменить регистр для RSтриггера. Составим табл. 4.1 переключения асинхронного RS-триггера.

4.1 Таблица для асинхронного RS-триггера Запрещенной является комбинация входных сигналов, вызывающая неопределенное состояние триггера. Эта комбинация Qt St Rt Qt+1 Действие 0 0 0 0 Хранение может быть выражена условием RtSt = 0, т.е. нельзя одновременно 0 0 1 0 Подтверждение выполнить две противоречивые команды.

Pages:     | 1 |   ...   | 4 | 5 || 7 | 8 |   ...   | 11 |










© 2011 www.dissers.ru - «Бесплатная электронная библиотека»

Материалы этого сайта размещены для ознакомления, все права принадлежат их авторам.
Если Вы не согласны с тем, что Ваш материал размещён на этом сайте, пожалуйста, напишите нам, мы в течении 1-2 рабочих дней удалим его.